Langage de vérification de matériel
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Un langage de vérification de matériel (anglais : Hardware verification language, ou HVL) est un langage permettant de vérifier et valider un circuit défini dans un langage de description de matériel (HDL).
Un HVL permet de constituer une série de stimuli et de tests de validité des réponses aux fonctions appelées[1].
SystemVerilog est par exemple un HVL pour Verilog ; ce langage est notamment supporté par le logiciel libre Verilator[2].
La méthodologie de vérification universelle (anglais : Universal Verification Methodology, ou UVM), est décrite dans le standard IEEE 1800.2-2020, et peut être effectuée à l'aide du module en langage Python pyuvm[3].
Références[modifier | modifier le code]
- (en) Jyotirmoy Pathak, « HDL vs HVL », JETIR, vol. 6, no 1, (ISSN 2349-5162, lire en ligne)
- (en) Norbert Kremeris, « Verilator Pt.2: Basics of SystemVerilog verification using C++ », sur ItsEMbeddedd.com,
- (en) Ray Salemi, « Python and the UVM », sur siemens.com,
Bibliographie[modifier | modifier le code]
- (en) IEEE Std 1800-2009: IEEE Standard for SystemVerilog - Unified Hardware Design, Specification, and Verification Language, IEEE, (ISBN 978-0-7381-6129-7)
- Aurelien Ribon, Amélioration du processus de vérification des architectures générées à l’aide d’outils de synthèse de haut-niveau, Université Bordeaux-I (lire en ligne) (thèse)
